一种用于公钥系统中的高速乘法器/乘加器的实现

张家宏; 陈建华; 张丽娜

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一种用于公钥系统中的高速乘法器/乘加器的实现

数学与计算机科学 | 更新时间：2021-04-02

- 一种用于公钥系统中的高速乘法器/乘加器的实现
- A Design of Low Latency Multiplier/Mac Unit for Public-Key Cryptography
- 武汉大学学报（理学版） 2007年第3期页码：283-286
- 作者机构：
  
  1. 武汉大学数学与统计学院
  2. 武汉大学数学与统计学院,湖北,武汉,430072
- 作者简介：
- 基金信息：
  
  国家高技术研究发展计划资助项目（863）（2001AA141010）
- DOI：
  中图分类号： TN918.2;TP332.2
- 纸质出版日期：2007-03-01，
- 稿件说明：
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[1]张家宏,陈建华,张丽娜.一种用于公钥系统中的高速乘法器/乘加器的实现[J].武汉大学学报(理学版),2007(03):283-286.

ZHANG JIAHONG, CHEN JIANHUA, ZHANG LINA. A Design of Low Latency Multiplier/Mac Unit for Public-Key Cryptography. [J]. 2007, (3): 283-286.
[1]张家宏,陈建华,张丽娜.一种用于公钥系统中的高速乘法器/乘加器的实现[J].武汉大学学报(理学版),2007(03):283-286. DOI：

ZHANG JIAHONG, CHEN JIANHUA, ZHANG LINA. A Design of Low Latency Multiplier/Mac Unit for Public-Key Cryptography. [J]. 2007, (3): 283-286. DOI：

摘要

给出了一种基于标准ASIC设计实现的高速无符号32位乘法器

在此设计的基础上略加改动可以作为实现32×32+32的乘加器.这种乘法器使用了经过改进的Booth编码结构来产生部分积

然后对部分积压缩

最后采用高速超前进位加法器得到最终结果.这种乘法器/乘加器用于实现公钥协处理器（如RSA、ECC）

在0.25μm工艺下频率可达到100 MHz

远远高于Design Ware库里的乘法单元.

Abstract

This paper presents a design and implementation of a high-speed 32×32 unsigned number multiplier using a standard ASIC design methodology.And a 32×32+32 MAC unit is obtained after a little modification on 32×32 multiplier.The multiplier employs Modified Booth recoder to generate partial products

the reduction of the partial products

and a high speed carry look ahead adder to sum the final result.These multiplier/MAC unit are used in public-key coprocessor to implement RSA and ECC algorithm in clock frequency of 100 MHz based on 0.25 μm technology.

关键词

Booth编码器超前进位加法器乘法器18-2压缩单元

Keywords

Booth recodercarry look-ahead adder（CLA）multiplier18-2 compressor

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