多端口存储器控制器IP核的设计与实现

王力纬; 曹阳; 朱小虎; 李晓辉

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多端口存储器控制器IP核的设计与实现

物理学与电子信息学 | 更新时间：2021-04-02

- 多端口存储器控制器IP核的设计与实现
- Design and Implementation of Multi-Port Memory Controller IP Core
- 武汉大学学报（理学版） 2007年第5期页码：617-621
- 作者机构：
  
  1. 武汉大学电子信息学院
  2. 武汉大学电子信息学院,湖北,武汉,430072
  3. 武汉大学软件工程国家重点实验室
- 作者简介：
- 基金信息：
  
  国家高技术研究发展计划（863）项目（2002AA1Z1490）;国家教育部博士点基金（20040486049）资助项目
- DOI：
  中图分类号： TN492;TM571
- 纸质出版日期：2007-05-01，
- 稿件说明：
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[1]王力纬,曹阳,朱小虎,李晓辉.多端口存储器控制器IP核的设计与实现[J].武汉大学学报(理学版),2007(05):617-621.

WANG LIWEI1, CAO YANG1, ZHU XIAOHU1, et al. Design and Implementation of Multi-Port Memory Controller IP Core. [J]. 2007, (5): 617-621.
[1]王力纬,曹阳,朱小虎,李晓辉.多端口存储器控制器IP核的设计与实现[J].武汉大学学报(理学版),2007(05):617-621. DOI：

WANG LIWEI1, CAO YANG1, ZHU XIAOHU1, et al. Design and Implementation of Multi-Port Memory Controller IP Core. [J]. 2007, (5): 617-621. DOI：

摘要

提出了一种通用的多端口存储器控制器的设计与实现方案

该方案采用AMBA（advanced microcon-troller bus architecture）总线

最多可支持6个AHB（advanced high-performance bus）主设备同时访问存储器;支持包括SRAM、ROM、NOR-FLASH、SDR-SDRAM、DDR-SDRAM在内的多种存储器;内部设计实现的仲裁器采用固定优先级和TimeOut机制相结合的仲裁策略.基于SMIC 0.13μm CMOS工艺库

芯片面积约为230653μm2

系统时钟为130 MHz.FPGA验证结果表明:该方案实现的存储器控制器能够充分利用存储器的带宽

提高系统的性能.

Abstract

An implementation scheme for multi-port memory controller was proposed.This controller can support six AHB interfaces for accessing external memory

support SRAM

ROM

NOR-FLASH

SDR-SDRAM and DDR-SDRAM.The arbiter in it uses fixed priority combined with timeout arbitration strategy.Based on the SMIC 0.13 μm standard cell library

area of the chip is about 230653 μm2

system clock is 130 MHz.FPGA simulations show that the implementation scheme can improve system performance significantly.

关键词

存储器控制器先进微控制器总线结构知识产权核多端口存储器控制器

Keywords

memory controllerAMBA（advanced microcontroller bus architecture）IP coremulti-port memory controller

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